假设我有一个顶层设计文件top.vhd和三个子模块module1.vhd、module2.vhd和module3.vhd。
以前用quantusII的logiclock功能时允许使用synplify单独综合各模块,例如单独综合module1.vhd,生成module1.vqm文件,然后用module1.vqm替换掉原工程的module1.vhd。
现在用ISE也想用类似的方法。我用synplify单独综合了一个模块,生成edf网表文件,替换原工程相应文件时,报错说顶层设计文件不是edif格式的。
难道用synpify综合ISE的工程文件只能整体综合吗?还是我用的方法不对?
共3条
1/1 1 跳转至页
用synplify不能单独综合ISE工程的某一个模块吗?
en,不过ISE的增量编译还有点不太会用。
如果某个子模块如module1.vhd满足了功能和时序条件,那么将它设为portion或使用smartguaid技术,这样下次编译时就不会影响到这个模块的逻辑了。然而我不知道该如何确定这个子模块是否满足功能和时序条件,好像在ISE工程中是不能对某一子模块单独做后仿真的(缺少sdf文件),我对在ISE中加时序约束也感到很头疼。
用synplify就不一样了,可以单独对各模块综合,添加约束,直到满足时序条件,再用生成的网表文件替换原模块文件,就能保证这个模块的逻辑在下次综合中不会改变。
继续研究中............
如果某个子模块如module1.vhd满足了功能和时序条件,那么将它设为portion或使用smartguaid技术,这样下次编译时就不会影响到这个模块的逻辑了。然而我不知道该如何确定这个子模块是否满足功能和时序条件,好像在ISE工程中是不能对某一子模块单独做后仿真的(缺少sdf文件),我对在ISE中加时序约束也感到很头疼。
用synplify就不一样了,可以单独对各模块综合,添加约束,直到满足时序条件,再用生成的网表文件替换原模块文件,就能保证这个模块的逻辑在下次综合中不会改变。
继续研究中............
共3条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【有奖活动】分享技术经验,兑换京东卡 | |
话不多说,快进群! | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
【笔记】生成报错synthdesignERROR被打赏50分 | |
【STM32H7S78-DK评测】LTDC+DMA2D驱动RGBLCD屏幕被打赏50分 | |
【STM32H7S78-DK评测】Coremark基准测试被打赏50分 | |
【STM32H7S78-DK评测】浮点数计算性能测试被打赏50分 | |
【STM32H7S78-DK评测】Execute in place(XIP)模式学习笔记被打赏50分 | |
每周了解几个硬件知识+buckboost电路(五)被打赏10分 | |
【换取逻辑分析仪】RA8 PMU 模块功能寄存器功能说明被打赏20分 | |
野火启明6M5适配SPI被打赏20分 | |
NUCLEO-U083RC学习历程2-串口输出测试被打赏20分 | |
【笔记】STM32CUBEIDE的Noruletomaketarget编译问题被打赏50分 |