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都有人一步步的教你，你还说不好弄？
理由何在？

那个有一点我想不通，always和assign不是并行的吗，这里赋值assign clk_16 = count[3]，而且always是一直重复执行的，相当于死循环，难道assign也是不断重复执行的？ module div16(clk,rst,clk_16); input clk,rst; output clk_16; reg[3:0] count; always @(posedge clk or negedge rst) begin if (!rst) count