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有关分频器的问题,同样的程序却是异样的结果

菜鸟
2014-06-06 17:35:29    评分
我设计的是九分频的分频器,占空比为50%,在quartus 6.9编译和仿真都能得到结果,但是在modelsim SE 10.1c中却得到这样的 
在modelsim SE 10.1c仿真的结果 
如果哪位能解释下这种情况和就我的程序给点意见,那就先谢谢了!

这是源代码:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.All;

ENTITY divider IS

PORT( clkin   :  IN  STD_LOGIC;  --输入信号

      clkout  :  OUT STD_LOGIC  --输出信号

    );

END divider ;


ARCHITECTURE behv OF divider IS

SIGNAL temp: INTEGER RANGE 0 TO 8;

BEGIN

       PROCESS(clkin)

       BEGIN

              IF clkin'EVENT AND clkin = '1' THEN

                     IF temp = 8 THEN

                            temp<= 0;

                     ELSE

                            temp<= temp + 1;

                     END IF;

              END IF;         

       END PROCESS;

      

       PROCESS(temp)

       BEGIN

              IF temp < 4 THEN

                     IF clkin = '0' THEN

                            clkout<= '0' ;

                     END IF;

              ELSIF clkin'EVENT AND clkin = '1' THEN

                     clkout<= '1';

              END IF;

                     

       ENDPROCESS;

ENDARCHITECTURE;  



关键词: 分频器     程序     VHDL         

菜鸟
2014-06-06 17:38:27    评分
2楼
这是仿真的图片

专家
2014-06-06 19:27:51    评分
3楼

嘿嘿  这个真心不会啊~~

友情帮顶吧


菜鸟
2014-06-06 21:40:58    评分
4楼
求助版主@51FPGA 

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