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MSP430F5438时钟模块概述

助工
2014-10-14 20:13:23     打赏

3.1    Unified Clock System Introduction 


统一时钟系统(UCS)支持低功耗和超低功耗。使用三个内部时钟信号,用户可以在性能和低功耗间做出最好的权衡。统一时钟系统模块可以被设置为操作不带任何外部器件、带一或两个外部晶振、陶瓷振荡器,其完全在软件控制之下。


统一时钟系统模块包含5个时钟源:


XT1CLK:低频/高频晶振,可以用低频32768Hz手表晶振、标准晶振、陶瓷振荡器、或范围4MHz-32MHz的外部时钟源。


VLOCLK:内部非常低功率、低频率的12KHz典型频率的晶振


REFOCLK:内部的、修正过的、低频32768Hz典型频率振荡器,可以作为FLL的基准时钟。


DCOCLK:内部数控振荡器,可以用FLL稳定。


XT2CLK:可选择的高频振荡器,可以用标准晶振、陶瓷振荡器、或范围4MHz-40MHz的外部时钟源。


从统一时钟系统模块有3个有效的时钟信号:


ACLK:辅助时钟。ACLK可软件选择来自XT1CLK、REFOCLK、VLOCLK、DCOCLK、DCOCLKDIV和XT2CLK(如果有)的信号。DCOCLKDIV是在FLL模块作用下分频为1、2、4、6、8、16或32的DCOCLK频率。ACLK可软件选择为个人外设模块的信号。ACLK/n是ACLK被分为1,2,4,6,8,16,32,并且可以用一个引脚外部输出。


MCLK:系统主时钟。MCLK可软件选择来自XT1CLK、REFOCLK、VLOCLK、DCOCLK、DCOCLKDIV和XT2CLK(如果有)的信号。MCLK可分频为1,2,4,6,8,16或32。MCLK主要用于CPU与系统.


SMCLK:子系统时钟。SMCLK可软件选择来自XT1CLK、REFOCLK、VLOCLK、DCOCLK、DCOCLKDIV和XT2CLK(如果有)的信号。SMCLK可分频为1,2,4,6,8,16或32。SMCLK可软件选择为个人外设模块


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