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加利福尼亚州CUPERTINO - Xilinx在Hot Chips上公布了其针对加速器的新型FPGA计划的更多细节，这些加速器预计将主导摩尔定律后时代。该架构于3月份发布，包括可以用高级语言编写的块，但该公司尚未提供足够的细节来确定实际产品的有效性。

Xilinx称，与目前的16nm FPGA相比，所谓的自适应计算加速平台（ACAP）将分别在深度学习和5G无线电处理方面提供20倍和4倍的性能提升。第一款名为Everest的芯片将于今年推出7nm工艺。

新架构的核心是基于字的瓦片阵列，由VLIW矢量处理器组成，每个处理器都具有本地存储器和互连。磁贴具有针对AI和5G等应用程序的指令扩展。Xilinx计划推出多种IC产品，其中包括数十至数百个磁贴阵列，专为包括汽车和有线接入网络在内的市场量身定制。

用户可以配置切片如何相互通信以创建最适合其应用程序的数据路径。通过这种方式，芯片旨在通过让用户将架构调整到其应用程序来提供性能，而不是依赖于来自新流程节点的频率和密度的下降。

“对计算的需求比以往任何时候都要大，但摩尔定律不起作用，因此架构是主要的杠杆，”Xilinx首席执行官Victor Peng在主题演讲中表示。

芯片显然是混合型。他们还使用现有的FPGA架构来托管熟悉的模块，如DSP，LUT和熟悉的FPGA存储器。除了典型的I / O，芯片还将支持缓存一致的CCIX接口。

tile数组核心的向量核心将处理数百个操作/循环。它们的四路互连可以直接访问最近邻居的存储器，其总带宽大于200 GBytes / s。

磁贴阵列使用链接来链接到传统的FPGA架构，这些链路具有以TBytes / s为单位测量的聚合带宽。一位Xilinx工程师表示，该芯片将支持“所有您最喜欢的[浮点和整数]精度水平”，用于深度学习任务。

“我们希望成为特定领域加速器的首选平台......可能有数百种这样的半导体架构，例如语音或视频的深度学习，”负责该项工作的Xilinx高管Gaurav Singh说。

Xilinx拒绝透露矢量处理器处理的字长，多存储本地存储器的大小或整个芯片的数据速率。一位工程师表示，至少有一些芯片将以1-2 GHz运行。

在他的主题演讲中，Peng低调芯片频率作为衡量性能的指标。鉴于有报告称7nm节点的频率提升可忽略不计，因此未来可能会在整个行业中得到回应。

“随着人工智能我们在TOPS上陷入疯狂，这让我想起旧的兆赫战争。但这不重要。这是关于应用程序加速时间。[采用新的灵活架构，]我们可以放弃频率因素，这是一件好事，“彭说。

在一个问答环节中，一位与会者问彭是否ACAP将支持动态部分重新配置，以便可以在运行时将数据定向到不同的核心。“正在努力改变整个堆栈......是的，这就是想法，”他回答道。