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CPLD CPLD问题，请高手指教
问
采用ALTERA的MAX7000芯片，用QuartusII开发。
1。对于三态输出的管脚，如：74374之类的，能否通过定义其输出管脚的“Power-up level”来确定其上电的初始状态，从而省略芯片外部的上拉或下拉电阻？
2。芯片内部用了D触发器一枚，为确保其上电时输出是低电平，于是将该D触发器的清除端（CLRN）接至一管脚，并在芯片外部加阻容复位电路，也就是将这个管脚当作一般芯片的复位（RST）管脚来用，这样的做法是否可行？
偶是CPLD菜鸟，请高手指点。 答 1: 咋没人言声呢？ 答 2: 可行，但没必要 答 3: 为什么呢？那CPLD上电的时候，其内部的D触发器初始状态是什么呢? 答 4: 就是你设定的状态
1。对于三态输出的管脚，如：74374之类的，能否通过定义其输出管脚的“Power-up level”来确定其上电的初始状态，从而省略芯片外部的上拉或下拉电阻？
2。芯片内部用了D触发器一枚，为确保其上电时输出是低电平，于是将该D触发器的清除端（CLRN）接至一管脚，并在芯片外部加阻容复位电路，也就是将这个管脚当作一般芯片的复位（RST）管脚来用，这样的做法是否可行？
偶是CPLD菜鸟，请高手指点。 答 1: 咋没人言声呢？ 答 2: 可行，但没必要 答 3: 为什么呢？那CPLD上电的时候，其内部的D触发器初始状态是什么呢? 答 4: 就是你设定的状态
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