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高手来解答一下吧！

请楼主看下面的介绍：

CPLD的基本结构
  CPLD主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块构成。
  1.可编程逻辑单元
    作用与FPGA的基本I/O口相同，但是CPLD应用范围局限性较大，I/O的性能和复杂度与FPGA相比有一定的差距，支撑的I/O标准较少，频率也较低。
  2.基本逻辑单元
    CPLD中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。
    与CPLD基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了CPLD容量。乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。
  3.布线池、布线矩阵
    CPLD中的布线资源比FPGA的要简单的多，布线资源也相对有限，一般采用集中式布线池结构。所谓布线池其本质就是一个开关矩阵，通过打结点可以完成不同宏单元的输入与输出项之间的连接。由于CPLD器件内部互连资源比较缺乏，所以在某些情况下器件布线时会遇到一定的困难。由于CPLD的布线池结构固定，所以CPLD的输入管脚到输出管脚的标准延时固定，被成为Pin to Pin延时，用Tpd表示，Tpd延时反映了CPLD器件可以实现的最高频率，也就清晰地表明了CPLD器件的速度等级。

学习了...........

Tpd延时反映了CPLD器件可以实现的最高频率,这个最高频率，是不是就是指cpld所能输入的最高频率呢？加入我要做个计数器，那么输入的信号频率就不能超过1/Tpd？不知道这样理解对不对

可以这样理解