我用modelsim 6.0 se 仿真，用向导生成了个testbench的Verilog文件，可是这个文件怎么不能在modelsim里面编辑？
具体步骤是：
先建立一个空白的文本文件，然后creat testbench，然后选定相应库里的待测试的文件，然后用的默认设置，最后完成。
右下角状态是 
，并且产生的这个.v文件不能在modelsim里面编辑。
问题应该就出在这个read的状态上，请问这个该怎么解决？
共8条
1/1 1 跳转至页
初学modelsim 6.0 se遇到的一个问题，急求解决
3楼
我基本都不在Modelsim里直接建立文件，推荐用外部编辑器，如UltraEdit，很方便。然后自己写do脚本进行仿真
共8条
1/1 1 跳转至页
回复
 我要赚赏金打赏帖 |
|
|---|---|
| 设备功耗web监控界面(ESP32C5)被打赏￥28元 | |
| OrangePiZero2W系统被打赏￥33元 | |
| Linux环境下以模拟方式快速实现出入管理功能测试被打赏￥24元 | |
| 树莓派3+Klipper，老3D打印机满血升级被打赏￥33元 | |
| OK1126B-S开发板下串口屏及其应用被打赏￥21元 | |
| 低功耗超声波液位测距仪(ESP32S3)被打赏￥27元 | |
| 在K230DBOX上实现多时段语音提示功能被打赏￥14元 | |
| 使K230DBOX实现相机持续拍照功能被打赏￥12元 | |
| 基于K230DBOX的文本管理器设计被打赏￥14元 | |
| 基于K230DBOX的彩色画板功能实现被打赏￥15元 | |
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
