DSP与FPGA之间的通信有下面这段代码：
always @(posedge clk)
SCKr <= {SCKr[1:0], SCK};
wire SCK_risingedge = (SCKr[2:1]==2'b01);
其中clk是FPGA的全局时钟，SCK是FPGA与DSP之间是SPI时钟；
每次判断SPI的时钟上升沿用这样的办法：
if (SCK_risingedge)；
请问这是为什么啊？
为什么不直接将SCK作为SPI通信模块的敏感信号呢？
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