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菜鸟询问Verilog问题

youngrady
菜鸟
2012-11-12 18:13:14     打赏
关于同步设计
夏宇闻《Verilog 数字系统设计教程》第2版P16页讲到，同步时序逻辑是指表示状态的寄存器的值只可能在唯一确定的触发条件 发生时刻改变........always @(posedge clock)就是一个同步时序逻辑的触发条件.........而异步逻辑是指触发条件由多个控制因素组成......用一个触发器的输出连接到另一个触发器的时钟端去触发的就是异步时序逻辑


对于这段话我不能透彻的理解，到底什么是同步时序逻辑设计呢？
1、整个系统设计里只有一个时钟？
2、一个module里只有一个时钟？
3、一个always块的敏感事件列表只有边沿时钟，而不带有异步复位信号等
抑或是其他

到底该怎么理解呢，菜鸟真心求教
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关键词： 菜鸟     询问     Verilog     问题    

jobs
院士
2012-11-12 21:24:54     打赏
2楼

基本正确，确切应该是通讯或者触发时，使用的为同一个时钟源。另，系统可以同时存在两个时钟。

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longju1989
助工
2012-11-12 23:09:34     打赏
3楼
异步和同步最主要的区别方法是要看每个寄存器是否全接到同一个时钟上了，如果有一个没有，那么这就是异步的，否则就是同步的。你在看verilog之前一定要学好数电。

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starcool783
助工
2012-11-13 10:05:04     打赏
4楼
同步时序就是两边时钟一致，如果是用两个时钟源的话其间也需要同步，或者一个时钟源。
异步就是可以用两套时钟。不必严格同步也可正常收发

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antonine
高工
2012-11-13 20:48:30     打赏
5楼
说说我的看法，1，2都对，3不对

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