共阳数码管，说白了也是延时和IO反转。
只不过在VerilogHDL里边，用到了不少新东西。比如assign语句和case语句。
这个例子，在编译的时候有个警告信息：
Warning (13024): Output pins are stuck at VCC or GND
就是说，输出引脚连到了VCC或者连到了GND。不知道为什么会有这种警告？引脚分配应该没问题的。照着原理图分配引脚的。
为什么会有这样的警告？
警告信息和引脚分配见下图：
求助：数码管实验时报出的几个警告
3楼
这几个警告没问题的，警告的意思是有引脚一直处于高电平或是低电平。在该设计中，若要数码管静态显示，则位选信号要置低。
这样的警告很正常，没事。不过可以把大程序写出来没有一个警告那就是高手了！有时间可以研究下！给个链接可以参考下！ http://forum.eepw.com.cn/thread/221451/1/#6
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