共阳数码管，说白了也是延时和IO反转。
只不过在VerilogHDL里边，用到了不少新东西。比如assign语句和case语句。
这个例子，在编译的时候有个警告信息：
Warning (13024): Output pins are stuck at VCC or GND
就是说，输出引脚连到了VCC或者连到了GND。不知道为什么会有这种警告？引脚分配应该没问题的。照着原理图分配引脚的。
为什么会有这样的警告？
警告信息和引脚分配见下图：
求助：数码管实验时报出的几个警告
3楼
这几个警告没问题的，警告的意思是有引脚一直处于高电平或是低电平。在该设计中，若要数码管静态显示，则位选信号要置低。
这样的警告很正常，没事。不过可以把大程序写出来没有一个警告那就是高手了！有时间可以研究下！给个链接可以参考下！ http://forum.eepw.com.cn/thread/221451/1/#6
回复
| 有奖活动 | |
|---|---|
| “我踩过的那些坑”主题活动——第002期 | |
| 【EEPW电子工程师创研计划】技术变现通道已开启~ | |
| 发原创文章 【每月瓜分千元赏金 凭实力攒钱买好礼~】 | |
| 【EEPW在线】E起听工程师的声音！ | |
| 高校联络员开始招募啦！有惊喜！！ | |
| 【工程师专属福利】每天30秒，积分轻松拿！EEPW宠粉打卡计划启动！ | |
| 送您一块开发板，2025年“我要开发板活动”又开始了！ | |
| 打赏了！打赏了！打赏了！ | |
我要赚赏金
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
