以pc处理器<->FPGA<->DSP
1.处理器为内存分配的存储空间是否连续？
2 处理器是如何将采集的原始数据写入该块存储空间的？是写满分配的存储空间后再一起发送至PCIe接口，还是边写边发送？这两点都是由系统软件设计的吗？
3 处理器只为PCIe分配了一块存储区域，那存储器读写之间的地址冲突是如何解决的？
1。处理器为内存分配空间可以连续，可以不连续，但是一个bar内的空间要连续
2。如果是PCIE定义的BAR空间在内存中的镜像，那么是边丢边发，如果是用于DMA的，那这个空间是可以另外定义的，需要FPGA逻辑来搬运，称之为DMA，当然，如果PC很闲的话，也可以PC一个一个往BAR空间放，然后由操作系统一个一个去搬。
3。处理器不仅仅为PCIE分配一块存储区域，这取决于你的BAR的数量，最多6个Bar。所有需要CPU以PIO方式读写的FPGA内部地址全部都得映射到PC分配的空间里。所以这个PIO空间不可太大，否则太占内存。大数据量的需要以DMA来实现
2。如果是PCIE定义的BAR空间在内存中的镜像，那么是边丢边发，如果是用于DMA的，那这个空间是可以另外定义的，需要FPGA逻辑来搬运，称之为DMA，当然，如果PC很闲的话，也可以PC一个一个往BAR空间放，然后由操作系统一个一个去搬。
3。处理器不仅仅为PCIE分配一块存储区域，这取决于你的BAR的数量，最多6个Bar。所有需要CPU以PIO方式读写的FPGA内部地址全部都得映射到PC分配的空间里。所以这个PIO空间不可太大，否则太占内存。大数据量的需要以DMA来实现
在单个BAR里头，处理器分配的内存实际上是到根节点存储空间的映射。对PC系统来说就是桥片了。以Intel的南北桥结构为例，操作系统将地址，数据打包以后，经过北桥的内存控制器，通过DMA总线发到南桥上。南桥上的root端（根据经验猜测，有一堆128Byte深度缓存），将每个包的数据放入一个独立的缓存中，然后根据这些包的VC号，事务号，以及对应通道的信用值来排列发送顺序。同时向端点汇报自己的信用值（缓存剩余量）。这里对操作系统内存而言，应该是FIFO式的，但是对root而言，应该是类似双口的结构。
我没写过驱动，具体请freefpga指正
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