用verilog编写了两个模块,两个模块使用同一个时钟,第一个模块在时钟上升沿把数据放到数据总线,第二个模块在时钟下降沿读数据,可是用quartus后仿真的时候第二个模块老是读不出数据.请问是怎么回事啊?
先多谢各位了!
| 有奖活动 | |
|---|---|
| “我踩过的那些坑”主题活动——第002期 | |
| 【EEPW电子工程师创研计划】技术变现通道已开启~ | |
| 发原创文章 【每月瓜分千元赏金 凭实力攒钱买好礼~】 | |
| 【EEPW在线】E起听工程师的声音！ | |
| 高校联络员开始招募啦！有惊喜！！ | |
| 【工程师专属福利】每天30秒，积分轻松拿！EEPW宠粉打卡计划启动！ | |
| 送您一块开发板，2025年“我要开发板活动”又开始了！ | |
| 打赏了！打赏了！打赏了！ | |
我要赚赏金
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
