我正在使用 CYT4BF 系列。
通常,MOSI 引脚的输出状态由主站发送的最后一位数据的状态决定。
而且,即使在 SPI 通信完成之后,MOSI 引脚的输出状态仍保持最后一个比特状态。
问:在SPI通信完成后,是否有选项或方法可以将SPI MOSI引脚输出状态保持在默认的高电平或低电平?
(即使将 GPIO_OUT 寄存器设置为 “低” 或 “高” 也不会改变 SPI MOSI 引脚的输出状态。)
共2条
1/1 1 跳转至页
CYT4BF在SPI通信完成后,是否有选项或方法可以将SPIMOSI引脚输出状态保持在默认的高电平或低电平?

2楼
根据CYT4BF系列的规格和描述,并没有提到可以通过选项或方法将SPI MOSI引脚的输出状态保持在默认的高电平或低电平。通常情况下,MOSI引脚的输出状态由主站发送的最后一位数据的状态决定,并且即使在SPI通信完成之后,MOSI引脚的输出状态仍保持最后一个比特的状态。如果需要保持SPI MOSI引脚的输出状态为默认的高电平或低电平,可能需要在软件或硬件上做出相应的修改来实现。建议查阅CYT4BF系列的数据手册以获取更详细的信息和可能的解决方案。
共2条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
【EEPW电子工程师创研计划】技术变现通道已开启~ | |
发原创文章 【每月瓜分千元赏金 凭实力攒钱买好礼~】 | |
【EEPW在线】E起听工程师的声音! | |
“我踩过的那些坑”主题活动——第001期 | |
高校联络员开始招募啦!有惊喜!! | |
【工程师专属福利】每天30秒,积分轻松拿!EEPW宠粉打卡计划启动! | |
送您一块开发板,2025年“我要开发板活动”又开始了! | |
打赏了!打赏了!打赏了! |
打赏帖 | |
---|---|
多组DCTODC电源方案被打赏50分 | |
【我踩过的那些坑】STM32cubeMX软件的使用过程中的“坑”被打赏50分 | |
新手必看!C语言精华知识:表驱动法被打赏50分 | |
【我踩过的那些坑】杜绑线问题被打赏50分 | |
【我踩过的那些坑】STM32的硬件通讯调试过程的“坑”被打赏50分 | |
【我踩过的那些坑】晶振使用的问题被打赏100分 | |
【我踩过的那些坑】电感选型错误导致的处理器连接不上被打赏50分 | |
【我踩过的那些坑】工作那些年踩过的记忆深刻的坑被打赏10分 | |
【我踩过的那些坑】DRC使用位置错误导致的问题被打赏100分 | |
我踩过的那些坑之混合OTL功放与落地音箱被打赏50分 |