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关于verilog中for循环语句的一些思考

271303204
助工
2009-04-13 08:31:49     打赏
在verilog中，for循环语句变量的增加并不是如C中的那样循环计算，他们表示的是逻辑电路的硬件行为。也就是说，循环几次，就意味着几个相同的电路单元的出现。

我的这点理解不知道对不对，请各位高手指教.........
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关键词： 关于     verilog     循环     语句     一些     思考    

271303204
助工
2009-04-13 13:07:59     打赏
2楼
高手怎么还没有路过呢？

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