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Verilog parameter Question

工程师
2011-04-29 15:15:04     打赏
如下 .v source code

module CMPx_1to4p (a,v1,v2,v3,v4,o);

parameter width = 12;

input [width-1:0] a,v1,v2,v3,v4 ;
wire o1,o2,o3,o4;

output o ;

assign o1 = ( a[width-1:0] == v1[width-1:0] ) ? 1'b1 : 1'b0 ;
assign o2 = ( a[width-1:0] == v2[width-1:0] ) ? 1'b1 : 1'b0 ;
assign o3 = ( a[width-1:0] == v3[width-1:0] ) ? 1'b1 : 1'b0 ;
assign o4 = ( a[width-1:0] == v4[width-1:0] ) ? 1'b1 : 1'b0 ;

assign o = o1 | o2 | o3 | o4 ;

endmodule

當我在另一個 Top.v 內要 使用 CMPx_1to4p.v file 如下:

TOP ( A,B,C,D )
input A,B;
output C,D;

CMPx_1to4p U1
(
.a (),
.v1 (),
.v2 (),
.v3 (),
.v4 (),
.o ()
);

endmodule

上述 TOP.v 內的 CMPx_1to4p 該如何定義讓
parameter width = 12; 變為 width = 8 ???
或者是若再使用 CMPx_1to4p submodule 時
parameter width = 12; 變為 width = 4 ???

即,我不想變動 CMPx_1to4p.v File 內的內容
就可以改變 width 值!



关键词: Verilog     parameter     Questio    

工程师
2011-05-02 22:44:48     打赏
2楼

感謝!
我再試試!


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