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现在项目进行到一定程序，FPGA编程已经实现，其中没有进行时序的特殊考虑，但系统基本功能仍然能够实现。但经过反复观察，系统传输数据存在很大的误码，现在分板主要原因就是应该在时序不满足的情况上。 经过时序分析器进行分析，的确有一部分的时序不满足情况。经过查找一部分资料得知，对于学习FPGA而言如果对时序没有了解的话，不会去处理的话，那么就等于没有学习FPGA。 但现在出现的这种情况，我们知道怎么去处理，但却不知道用软件怎么让我们的想法实现，说到头却是对Quartus软件的不够了解。 我们想，这种软件应该可以在综合完成之后进行自行修改的功能吧？但是不是修改完之后再次编译时他对我们的更改不会改变呢？现在是两点不确定，一个是我们让软件实现的功能是不是正确，还有就是软件是不是按我的想法去实现我们的功能了，这个排除起来的确还是比较麻烦的。 论坛里如果有大侠能够给详细指点回贴一下，那就十分感激了。

还有一个问题就是Quartus中关于LOGICLOCK的功能问题，如果用这个工具把一个已经综合好的工具进行LOCK了，那么当我进行再次综合的时候，是不是这个区域已经用过的资源就可以不在被重新综合呢。