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尴尬了：图为什么只有一半？

昨天莫名其妙的就过去了...还好今天没课补救下。

今天先安装了用的软件，先安，再安，安好之后破解。跟着教程走都可以的。ModelSim 没有装，因为没有用到。

下面展示下初学后的第一个实验 亮一个LED。

首先打开Quartus 新建一个工程，NEXT,如图

然后next,我没有添加文件，所以继续next,如图，和图上面选择的一样   

然后Finish。工程就建完了

下面新建文件：如图

OK后写程序如图

写完后仿真

看有没有错，设置管脚

设置完后直接关掉就设置好了。

然后点，如下图，就可以点亮那4个LED了

效果图：

也没有这么多年，就一年。我们大三学的VHDL和verilog HDL,但是Verilog HDL 是学的。今年大四。嘿嘿。我们十一后继续上FPGA。努力中

国庆节出去玩到现在...还有6天就15号了。要加油了！今天发一个不一样的设计方法（上课的时候老师教的），现在和大家分享下！哈哈