logic rdreq[8] = '{1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0};
请教上面这句中大括号前面的那个分号怎么解释？对system verilog 不了解，这种写法只是语法中普通的一种写法还是说有什么特别用途？谢谢
共1条
1/1 1 跳转至页
求解释 logic rdreq[8] = '{1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0};
共1条
1/1 1 跳转至页
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
