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去年的EDA市场由于半导体行业的整体疲弱、紧张的预算、自有EDA工具的使用、现有商业EDA工具不适合新工艺、以及迟缓的ESL(电子系统级)设计工具开发而停滞不前，但今年已开始恢复增长，其主要推动力是半导体市场的逐步复苏和对ESL设计方法学需求的增长。今天的IC设计需求大都集中在SoC或SiP，而随着设计转向电子系统级和纳米级，今天的IC设计工程师必须同时考虑很多的设计因素，如IP集成、混合信号设计、嵌入式软件开发、软硬件的协同设计和验证、DFM(可制造性设计)、信号完整性、甚至DFY(良率设计)，由此而来的巨大设计复杂性将迫使设计师必须采用ESL设计方法学，因此2006年EDA市场发展的关键是EDA供应商能否提供一个能运转的ESL设计方法学。

目前ESL设计工具还处于初生阶段，但对ESL设计工具的需求将在2006年迅速增长。为了更深刻地了解ESL设计方法学对90纳米及以下设计节点的影响，本刊特别采访了在混合信号仿真和软硬件协同验证领域的领导级EDA供应商Mentor的董事长兼CEO Walden C. Rhines。

问：目前EDA行业的发展瓶颈是什么？你认为可能的解决办法是什么？答：我认为目前EDA行业的发展瓶颈是设计方法学。无论何时，只要这个行业产生了对设计方法学变更的要求，这个行业就会产生新一轮的增长。目前最大的变更要求来自DFM和ESL领域，ESL用于处理更复杂的设计和软件的集成，而DFM用于处理代工厂中与设计相关的系统性良率，主要针对90nm及以下设计节点。

问：ESL主要用于在系统规范级进行验证吗？答：ESL包含许多东西，系统规范、设计工具、软硬件协同验证和协同设计、基于C语言的设计，所有这些东西都是ESL的组成部分。ESL验证发生在IC设计流程的最前端，在RTL验证之前。传统上，对EDA公司来说这是一个困难的市场，因为在设计的初始阶段，设计工程师受到的压力一般比在设计收尾期要小一些，因此在你承受较小压力的时候，你在设计软件上投资的意愿也会较低。因此只有当时间很紧和你正在进行最终的验证时，你才会更愿意花钱买软件，以帮助工程师更快地完成设计。

问：ESL验证与算法/行为级验证的主要区别是什么？答：今天，大多数功能验证在RTL级进行。在ESL级，一般你不会考虑时序，你只考虑DDL和功能逻辑，有时也包括嵌入式软件。因此最大的区别是ESL在模拟性能上有一个很大的提高，因为你不用考虑时序。你将能够获得足够快的速度去验证嵌入式软件和应用软件，当然也包括特定的逻辑。

问：对于90nm及以下设计，是否需要开发一个特别的晶体管级或门级时序模型？ 答：是的，时序模型必须更精确，EDA业界目前正在进行很多的动作，以更积极地对基于时序的统计工艺分布进行建模，从而开发出比静态时序模型更精确的统计时序模型。这已变得很必要，因为早在130和180nm设计节点，工艺可变性就已对最终结果有一个较大的影响。

SPICE模型的作用将淡化，但它永远不会消失，问题是：与在门级或I/O级估计时序相比，在晶体管级分析时序的结果是非常不稳定的。对今天的SoC设计来说，门级时序很重要，因为设计正变得更复杂，你必须在比晶体管级以上的层级得到良好的时序估计。你可以对一些关键的电路在晶体管级做最后的验证，但对你设计中的大部分电路，你需要能够在门级或以上进行时序分析。

现在代工厂正在为90nm及以下设计开发统计时序模型和良率模型。Mentor现正与中国大陆、台湾地区和全球其它地方的主要代工厂密切合作，针对工艺可变性和它们对良率的影响开发统计时序模型，因此我们能够帮助IC设计工程师开发高良率设计，不是在晶体管级或门级，实际上在物理特性级。例如，工艺变化对两个互连块的最小间隔或门尺寸的影响是什么？门尺寸如何随着工艺变化而变化？等等。你可以对它进行建模，即良率与工艺变化之间的关系，从而你可知道如何设计才能最大限度地提升良率。

问：哪些挑战或技术进步正在改变今天的IC设计规则？答：今天的挑战是正在从基于规则的设计修改向基于模型的设计修改转移。传统上，设计的物理验证是基于规则来完成的，如最小间隔、最小接触交迭、等等。问题是在90nm及以下节点，光学效应开始引起设计问题和良率问题，因此除了设计规则，你还需要光学仿真来分析工艺变化和分辨率增强光学接近校正的影响，仿真结果可告诉你：在最糟糕的工艺变化情况下，某个图形的实际形状将是怎样的。从而你可发现仅仅检测有否违反设计规则所无法发现的问题。

因此这是非常复杂的技术，它包含工艺变异的光学仿真，你必须掌握光学接近校正，Mentor事实上是该领域的领先供应商，这是收入快速增长的部分，尤其是在代工厂收到设计后所做的针对该设计的光学接近校正的设计验证。因此我们正与代工厂一起合作以得到这一模型，以允许设计工程师做光盘友好性设计，也就是说，他们检查该设计以看看它真正的版图是个什么样子，当考虑了制造可变性和光学接近校正的影响以后。因此与过去的方法学相比，它大大增加了复杂性。

问：ESL是今天的SoC/SiP设计流程的一个必要组成部分吗？如果是，它的独特作用是什么？答：是的，我认为ESL的最初意义是它能在设计流程初期做出设计折衷决策的能力，它对架构变更的影响要远远大于对物理版图变更的影响，因此你能尽早为最小化功耗/裸片尺寸和最大化性能做出决策，而你在更高级别上做出的决策越多，设计的结果也就越好。

问：你如何评价当前半导体行业的SiP设计趋势？答：SiP设计正在快速增长。Mentor也提供SiP设计工具。我们有封装设计工具来做相关的PCB设计，以帮助工程师设计版图/封装、优化封装成本和性能。SiP和SoC设计流程的主要区别是：SiP设计流程更像PCB设计流程，它使用PCB设计师使用的相同方法来进行布线和局部分析，但像电感分析这样的局部分析工具不管是PCB还是SiP设计师都不会经常使用。

今天，我们使用Calibre xRC和ADMS设计工具来做电感分析，这些设计工具能够用于设计低电感的连接封装。SiP设计正在增长，尽管市场仍然比较小。越来越多的客户开始要求开发定制的封装，但IC设计公司不想在封装工具上花太多钱，他们更愿意把钱花在集成设计工具上，尽管封装工具比集成设计工具要便宜得多。

问：工程师在设计纳米级RF、混合信号和数字IC时面临的最大设计挑战是什么：DFM、DFT、低功耗设计、良率还是信号完整性？答：据我所知，当前最大的设计挑战是低功耗设计。可能正在形成的下一个最大挑战是良率设计。但实际上在混合信号领域，最大的设计挑战或许是混合信号的功能验证。在数字设计领域，良率设计是最大挑战，因为客户更重视数字芯片的低功耗和高良率，RF和混合信号芯片则更重视功能验证。低功耗设计可能是未来的第二大设计挑战。

不管是数字还是模拟设计，时序都是一个最大的设计问题。但我认为，模拟和数字电路的协同仿真将是一个最大的新挑战，因为现在所有的数字芯片都正在集成一些类似模拟的功能，而Mentor是全球位居第一的混合信号模拟软件供应商，根据Dataquest，市场份额高达70%。因此对于那些想做混合信号仿真的工程师来说，Mentor的ADVance MS是首选的仿真工具，它可用来验证包含数字和模拟功能的网络是否工作正常。

问：Mentor能支持RF设计的EMI分析功能吗？Mentor能支持的最大RF工作频率是多少？答：Mentor能支持RF设计，事实上我们是全球第二名RF设计工具供应商，该工具的名称是Eldo RF，它已被包括诺基亚和ST在内的几十家公司所采用。我们也拥有在RF设计中做EMI分析的工具，我们提供一个完整的流程。对于模拟、RF、以及可能的模拟/RF混合流程中的芯片设计，我们使用Calibre xRC来做全芯片的寄生参数提取。现在我们也可为PCB和封装设计提供信号完整性分析工具，最常见的工具称为HyperLynx，但我们还拥有很多针对PCB设计的其它信号完整性工具。Mentor支持的最高RF工作频率不便透露，但事实上，我们的工作对工作频率是没有限制的，限制的因素是工艺，Eldo RF能够完成高达10GHz信号模拟，因此问题是仿真需要花费多长时间。

问：今天IC设计工程师使用的主要设计语言是什么？有多少设计工程师在他们的日常工作中使用SystemVerilog、SystemC或C语言？答：今天使用最多的设计语言是Verilog，其次是HDL。除此以外，可能下一波使用最多的设计语言将是SystemVerilog或SystemC，Mentor支持的SystemVerilog的发展速度可能比Verilog和SystemC还要快。SystemC的未来将是PSL（Property Specification Language），在声明方面我们支持SystemVerilog。对于基于C的设计来说，目前市场上有很多种特殊语言，Mentor仅支持标准的ANSI C++语言，这使得我们能够允许系统架构师使用标准语言开发可综合进Verilog的算法。今天，我们已拥有数千名使用Catapult C的客户，大约超过1百家公司在使用Catapult C，而且我预计这一数字还会有大幅增加。另一方面，我们有几百个客户或数千名设计师正在使用SystemVerilog，数千名设计师正在使用SystemC，几万名设计师正在使用Verilog和HDL。

问：你如何看待SystemVerilog和SystemC的未来？哪一个会更好一些？答：这实际上取决于客户的使用体验。SystemC很快将推出，但我认为欧洲的公司会倾向于使用SystemC。SystemVerilog在美国已获得广泛应用，我预计SystemVerilog在未来将拥有最大的用户群。顺便提一句，到目前为止Mentor的SystemVerilog仿真工具在全球拥有最多的用户和市场份额。

问：硬件仿真和软件仿真的区别是什么？答：硬件仿真需要硬件来加速仿真，因此软件仿真运行在标准计算机、PC或Unix工作站上，硬件仿真需要专用硬件。Mentor提供专用硬件来运行硬件仿真软件，仿真速度一般比软件仿真速度要快1千倍，因此仿真工具允许你对非常大的设计在门级进行验证工作，你只需把设计系统插入仿真器，你就可以做在系统仿真，或者直接运行它以观察最终芯片实际上是如何工作的。因此硬件仿真主要用于非常复杂的设计。所有图形芯片的设计需要硬件仿真，许多无线基站使用硬件仿真。微处理器和外设的验证通常也采用硬件仿真。

问：Mentor硬件仿真器的最大容量是多少？答：今天最先进硬件仿真器的每一个插架可提供120M门的仿真能力，而且最多可以提供4个插架。因此，仿真240M门是没有什么问题的。

问：我听说越来越多的IC供应商由于很高的流片成本和市场风险正在采用FPGA方法来开发其自有品牌的IC产品，你知道这一趋势吗？你觉得这一趋势会如何影响今天的EDA行业的健康发展？答：是的，这是目前的业界趋势。对Mentor来说，这是一个好机遇。因为Mentor和Synplicity是目前2个最大的FPGA EDA软件提供商，我们可以提供用于FPGA模拟、综合、验证、甚至高端设计的软件。因此用户使用FPGA越频繁，对我们来说实际上就是一个很大的优势，因为我们在FPGA设计的市场份额是很高的，当FPGA设计软件变得不太昂贵时，我们就能卖出更多的FPGA设计软件。

问：与FPGA供应商的工具相比，Mentor的FPGA设计工具的优势是什么？答：现在Altera、Xilinx、Actel和Lattice都使用Mentor的仿真软件。在综合软件方面，有的采用自己的软件，有的采用Mentor的软件，也有一家采用Synplicity的软件。Mentor的FPGA设计工具优势是：你可以据此实现非常紧凑的设计和时序分析，你可以据此实现许多你用FPGA供应商的工具所无法实现的事情。因此通常需要实现非常紧凑设计的工程师将采用Mentor的工具，而对于那些做简单设计或不需要实现非常严格时序要求或软硬件分析的设计工程师，他们可使用简化版的Mentor软件。

这里我还想提到我们的另一称为I/O Designer的工具，它可以通过交换PCB设计师和FPGA设计师的数据帮助FPGA设计师设计出可更容易在PCB上布通的FPGA静态引脚排列。针对FPGA设计工程师的I/O Designer上个月的销售业绩非常成功。

问：你认为当今中国IC设计行业的最大变化是什么？答：一个变化是业务开始走向全球，而不是仅集中在美国、欧洲和日本。这是一个很大的变化。今天很多IC设计都在中国和印度进行。印度在软件开发方面多一点，而中国在硬件开发方面多一点。但一个很大的影响是分布式设计，即位于全球各地的工程师同时开发某个设计的不同部分。例如PCB设计，你可能在欧洲拥有一个设计团队，并在中国也拥有一个设计团队，现在这两个团队的工程师可同时对一块相同的PCB板进行布线。对IC设计来说也一样，你可能想在某个地方做功能验证，在另一个地方做最终的版图设计。因此，我觉得EDA行业能够做的一件事情就是：为这些不同的设计团队提供一种更好的能力，使得他们能够沟通得更好，以及把设计完成得更好。

问：你如何评价今年在上海举办的2006年Mentor技术研讨会？答：出席情况非常好。今天在所有出席的人数中，真正的设计工程师和设计经理占了一个很高的比例，这是非常好的。我觉得这个研讨会对Mentor来说也是很重要的，因为中国在IC设计和PCB设计领域的发展非常快，即便是跨国公司，越来越多的设计也都在中国进行。因此对Mentor来说与这些设计师直接进行沟通是非常重要的，我们必须很肯定地了解他们遇到的问题，以及必须确保他们了解现在有哪些最好的软件可以解决他们的问题。我花费很多时间在中国市场上，今年差不多已超过一个月，去年也差不多，因为我们的业务在中国发展非常快，年复合增长率差不多已达到50%