网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » Verilog question

共2条 1/1 1 跳转至页

Verilog question

jeffreychen
工程师
2011-07-18 19:24:59     打赏
請問：

Verilog Code 如下：


程式最下面的 load_en_and 前的 width 這樣使用有問題嗎？
assign prn_or[width:0] =    ~ data_in[width:0] | {width{ load_en_and}} ;
若有問題的話，怎麼改才能夠使用變數？


\\ * Verilog Start:

input [width-1:0] a,v1,v2,v3,v4,v5,v6,v7,v8 ;
wire o1,o2,o3,o4,o5,o6,o7,o8;
 
assign o1 = ( a[width-1:0] ==  v1[width-1:0] ) ? 1'b1 : 1'b0 ;
assign prn_or[width:0] =    ~ data_in[width:0] | {width{ load_en_and}} ;

回复
收藏
0



关键词： Verilog     question    

dreamjsc
工程师
2011-07-19 15:12:11     打赏
2楼
使用关键字parameter即可。
例如：

module test #(
    parameter W = 10
)
(
    input clk,
    input [W-1:0] data_in,
   output data_out
);


/*
*/
endmodule

评论
共2条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]