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关于XILINX的FIR的IP核输出的位数截取问题！！！！！
3楼
谢谢楼上的回答~~~~
现在的问题是，我的输入数据都是变化的，不能事先预知，而且，也不能每次输入数据变化，都要仿真才能知道具体要输出哪几位数据，不太现实，所以，这个问题真的是很麻烦，另外，我想问下，如果采用spartan6中的DSP48的IP核，是否能解决这个问题呢？如果要采用FPGA实现精度高的滤波器，应该采取什么措施呢？谢谢指教：）
4楼
供应ALTERA XILINX （FPGA/CPLD）芯片
深圳市恒兆赢科技有限公司/销售部：杨绿风
Mbile: 15999641554 Tel: 0755-83266848
Fax: 0755-83998200 QQ: 371611382
MSN : yanglvfeng@live.cn Email: sz1003@marshalstar.com.hk
深圳福田区华强北华联发大厦928室
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