实验概要：秒表计时功能
实验概要：完成秒表计时功能，按下按键秒表开始计数，再按一下暂停。精度达到10ms极。
关注这个CPLD的DIY很久了，以前学过的51，STM32，DSP等都是C语言编程，虽说有一定的编程基础，但Verilog HDL是初次接触，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。自己的方向是高速数据采集，也想为以后的FPGA学习打下基础。希望我能从这次活动中有所收获。
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