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问题：锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？

答案：参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。这四部分贡献项可以用公式来表示。

锁相环相位噪声贡献项模型

对来说，系统闭环增益为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪，因为参考源并未变化）。同样对S_cp²来说，它对系统的相位噪声的影响也取决于系统的闭环增益，与前面第一项的不同之处是，它还受限于电荷泵的增益K_d，所以在环路的带宽内，电荷泵的相位噪声也很重要。对S_vco² 项来说，它对系统的相位噪声的影响取决于，而的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。如下图所示。

绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。黑色实线为合成的相位噪声输出。

减小相位噪声的措施：

（1）增大鉴相频率（N变小）

（2）缩小环路带宽（限制噪声）

（3）增大电荷泵电流（Kd）

（4）参考晶振选用更低噪声的产品。

如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLL Core Power Level。

问题：为何我测出的相位噪声性能低于ADISimPLL仿真预期值？

答案：目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：

• PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
• PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
• PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
• PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
• VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
• 环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
• 环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。

  实际的情况往往是： 

• PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。
• PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
• 电源退耦不够。
• 电路设计匹配不好，尤其是射频输入口。
• 电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？

  来源 

1. PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。
2. 外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。参考晶体（晶振）串扰。

  措施 

1. 良好的电源退耦
2. 良好的布局布线
3. 环路滤波器的阶数更高，带宽更窄。
4. 提高鉴相频率，使得参考杂散落在环路带宽以外。
5. 本振源板加屏蔽壳以屏蔽外界串扰

问题：锁相环锁定时间取决于哪些因素？如何加速锁定？

答案：定性分析：设初始频率f₁，终止频率f₂，频率跳变量f_jump=|f₁-f₂|，频率锁定误差容限f_tol，环路带宽BW。锁定时间LT。

环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。

频率跳变的大小决定锁定时间。频率跳变越大，锁定时间越长，反之，越短。但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。

最佳锁定时间LT需要45~48度的相位裕度。所定时间的经验公式：

加速环路锁定的方法：（1）增大环路带宽。环路带宽与锁定时间是一对矛盾。设计工程师需要对其作出折衷选择。增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。（2）增大鉴相频率。鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。（3）采用两个锁相环，乒乓式工作。两个频率之间采用高速开关进行切换。（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（Dielectric Absorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。（6）避免控制电压工作在地和电荷泵电压Vp附近。相应于输出频率的控制电压最好在Vp/2附近。

问题：为何我的锁相环在做高低温试验的时候，出现频率失锁？

答案：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。

问题：非跳频（单频）应用中，最高的鉴相频率有什么限制？

答案：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B > A，并且B > 2，就可能是环路锁定。

通常最高频率的限制是：

/p>

这里P为预分频计数器的数值。ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。

问题：频繁地开关锁相环芯片的电源会对锁相环有何影响？

答案：不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。如果产品要求如此，则可使用芯片资料中提到的“CE pin method”来对芯片进行上电和下电。

问题：您能控制PLL芯片了么？，R分频和N分频配置好了么？

答案：检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。

时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。

问题：您的晶振输出功率有多大？VCO的输出功率有多大？

答案：功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。

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问题：您的PFD鉴相极性是正还是负？

答案：具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）

问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？

答案：确保VCO的控制电压在预期的范围之内。

问题：您的PLL环路带宽和相位裕度有多大？

答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。

问题：评价PLL频率合成器噪声性能的依据是什么？

答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。

PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数 之间的关系是

改写该方程，

我们可以从噪声基底得出期望输出频率的带内相位噪声。

另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。

问题：小数分频的锁相环杂散的分布规律是什么？

答案：小数分频的锁相环由于应用在工作的鉴相频率较高，所以其参考杂散也会分布到偏离载波很远的位置上，环路滤波器可以进行有效抑制。所以在实际使用中，这种参考杂散可以不予考虑。但是由于反馈中引入了小数，特定的小数部分也会引起相应的杂散。其分布规律如下。设小数部分的分母为DEN：

（1）一阶分数杂散。最大的杂散为分子为1或者DEN-1，其次，第二大杂散为和，再次，第三杂散的分子为和…，注意，如果正好为整数，那么分子为和处的杂散为0。

（2）二阶分数杂散。最大杂散分布在分子为2和DEN-2处。

（3）高(K)阶分数杂散。最大杂散分布在分子为(K)和DEN-K处。

注：这里FLOOR是去小数取整的意思。 阶杂散分布在偏离中心频率处。

问题：到底用小数分频好还是整数分频好？

答案：从相噪性能上看，小数分频锁相环可以工作在较高的鉴相频率，分频系数N小，在较小信道间隔的应用中，与整数分频的锁相环相比，可以获得较好的带内相位噪声。这时，小数分频的锁相环是首选。但是如果是单频或者信道间隔很大（>几百kHz）的应用，小数分频的这种低相噪优势并不明显。整数分频的锁相环同样可以达到高鉴相频率，低相噪的目的，甚至会超过小数分频的锁相环。另外也需要考虑由于采用了杂散补偿电路，所以该电路会增加环内的相位噪声。

从杂散性能上看，在较小的信道间隔（<10kHz）上，小数分频锁相环远远好于整数分频锁相环，原因是，较小的鉴相频率条件下，由电荷泵漏电流引起的杂散较大。在较大的信道间隔（>1MHz）上，小数分频的锁相环的杂散性能也会比整数分频的锁相环好。在中等的信道间隔（10kHz，1MHz）上，二者表现出差不多的杂散性能。一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。小数分频的锁相环需要良好的频率规划，以避开大的杂散出现。所以使用起来，难度较大。整数分频的锁相环就没有这种限制，容易使用。

从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。

小数分频锁相环因为需要额外的杂散补偿，需要更大的功耗。

小数分频锁相环相比整数分频，价格较高。

问题：ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？

答案：ADISimPLL目前的版本为3.0。支持所有ADFxxx系列的锁相环产品，包括独立的PLL频率合成器和短程无线收发模块ADF70xx系列产品。还没有提供DDS和PLL混合产品（如AD9956，AD9858）的模型。

优点：ADISimPLL大大简化了锁相环设计，这要输入给定条件下的参数（参考输入频率，鉴相频率，输出频率，VCO控制灵敏度，环路带宽，相位裕度，锁定指示方式，环路滤波器的类型等），ADISimPLL就可以方便的计算出环路滤波器的参数值。设计工程师只需要选择最接近的电阻电容就可以轻松完成设计。

ADISimPLL可以给出输出的相位噪声曲线以及锁相环路各个组成部分的相位噪声曲线。只要所设置的模型接近实际的元器件参数，就能保证总的合成相位噪声与实际测试值相吻合。

ADISimPLL提供计算P，A，B，R计数器的值，以方便寄存器的配置。

ADISimPLL可以提供设计工程师所设计的低通环路滤波器的开环和闭环幅频，相频响应。确保设计的系统具有足够的相位裕度，使得系统稳定。

在ADISIMPLL V3.0中，菜单选项中的Tools-Chip Programming选项中，可以看到R，A，B的值，但需要注意的是该工具中给出的R的值是错误的，如下图，参考频率为100MHz，鉴相频率为1MHz，所以R应为100，正好为图中R值的两倍。

问题：分频 – 获得高精度时钟参考源？

答案：在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。

问题：PLL，VCO闭环调制，短程无线发射芯片？

答案：如ADF7020/5就是这种应用。最大的传输速率可以达到250kbps。其传输速率受到环路带宽的限制。

问题：PLL，VCO开环调制？

答案：开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。比如欧洲无绳电话系统DECT（the European Cordless Telephone System），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。其方框图如下。

开始，环路闭合，频率锁定到fOUT = N. fREF；环路打开，电荷泵高阻，开启调制的数据，通过高斯滤波器后形成对VCO的控制电压。输出的频率为v*Kv；最后，突发数据完成后，环路重新回到闭环的状态下。

问题：时钟净化----时钟抖动（jitter）更小？

答案：利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。ADI提供基于锁相环的时钟分配产品。AD9510/1/2。

问题：时钟恢复（Clock Recovery）？

答案：在有线通信中，常常传送数据的同时，也传送一个时钟。这样就需要一个额外的时钟线。我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。）ADI的时钟恢复产品有：ADN2804/7，ADN2811/2/3/4/5/6/7/9，ADN2865。

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