三态-高电平，低电平，高阻（断开）;

高阻态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定,是一种用来隔开相当于断开但又不是真的断开的电路

讨论得多的是输出管脚的高阻态

其实就是一种开路的状态，可以参考一下OC或者OD门

话说楼主的意思看不大明白

举例说，如果一个四输入或门，INTA=0,INTB=1,INTC=x,INTD=z，那输出结果是什么？

另外，如果INTA=z,INTB=z,INTC=z,INTD=z，那么输出是什么？x？z？。

因为在一本VerilogHDL的书上看到这样一句话：多输入门的输出不可能是高阻态，有点不大理解，所以想请高人能分析一下，见笑了。