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verilog hdl 向量使用变量进行索引

菜鸟
2015-09-28 10:44:45     打赏
 
module    id(
    ......
);
 
    reg[`InstWidth]                cur_inst;                        //48字节的指令存放空间,后面的分析根据
    reg[`InstBus]                    cur_pos;                        //cur_inst[cur_pos: 0]
    
    ........
    
    
    always    @ (*)    begin    
                        
            //----------------------------------------------------
            区域1:
            
            //将本次获得的指令赋给 cur_inst
            cur_inst[cur_pos  : ((cur_pos + 1) - `Num32)]    = inst_i[`InstBus];
            
            ** Error: C:/id.v(89): Range must be bounded by constant expressions.
            
            注:
            `define    InstWidth                            383:0
            `define    Num32                                    32
            `define    InstBus                                31:0
            
            问题1:
            
            按照错误提示,应该是 cur_inst[a:b]内的表达式 a、b 都应该为常量表达式,是这样吗?
            如果是的话,那假设我需要使用变量,该如何修改?
            详细一点的说,我的意图是,cur_inst[]是48字节大小的,每次对它增加的内容是不定长的,
            因此每次的起始位置也是不定的,例如:
            1)第一次,    cur_pos: 383,即cur_inst[]的最高位。如果这次需要填充的内容为4字节,
                                    即inst_i[31:0],则 cur_pos 会变更为 383 + 1 -32 = 352
            2)第二次,    cur_pos: 352, 如果这次需要填充的内容为2字节,即inst_i[15:0],
                                    则 cur_pos 会变更为 352 + 1 -16 = 336
            ......
            
            可见,cur_inst[]所填充内容的位置由 cur_pos 决定。这是动态的,不可能是常量表达式。
            那如何解决?
            
            注:
            本例中的inst_i[`InstBus]虽然是固定4字节的填充内容,但实际在程序中还是有2字节
            的填充,且编译时也已报错(错误提示的内容跟这里的一样),只是篇幅所限没有列出
            
            //----------------------------------------------------
            
    end
    
    
    ......
 
endmodule


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