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Verilog 编码原则(高手总结)

叮叮当当
工程师
2007-11-11 14:00:07     打赏
规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。
规则 #2: 建立latch模型时，采用非阻塞赋值语句。
规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。
规则 #4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。
规则 #5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。
规则 #6: 同一个变量不要在多个always块中赋值。
规则 #7: 调用$strobe系统函数显示用非阻塞赋值语句赋的值。

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关键词： Verilog     编码     原则     高手     总结    

两毛
助工
2007-11-16 13:59:26     打赏
2楼
不错，写hdl一定要养成良好的code style，这样可以避免很多不必要的麻烦

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飞马
菜鸟
2007-11-18 18:46:39     打赏
3楼
好东西 我是接触fpga的 以后有问题请多多指教哈

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