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[置顶] 【福利征集】工程师工作台缺失好物！回帖给我，帮你实现！ EEPW\|浏览：55801\|回复：50\| leihaozhuce 7天前
[置顶] 功能安全，不只是标准问题，更是系统问题 EEPW\|浏览：21224\|回复：2\| andeyqi 2026-05-07 09:19:07
[置顶] EEPW新年祝福 lantu\|浏览：49009\|回复：26\| flyway 2026-03-18 15:55:21
[置顶] 打赏了！打赏了！打赏了！ lantu\|浏览：229841\|回复：46\| jwdxu2009 2026-02-07 09:00:31
[置顶] EEPW会员技术专刊《电子设计与芯片应用》纸质版免费索阅在这里 lantu\|浏览：252692\|回复：23\| jj1230 2025-12-03 18:31:42
FSM-based Digital Design using Verilog HDL（分享）【FPGA/CPLD】 Jason_Zhang\|浏览：4825\|回复：0\| Jason_Zhang 2009-12-20 15:59:28
modelsim时序仿真apply to region处怎么设置？【FPGA/CPLD】 becoll\|浏览：4766\|回复：2\| Jason_Zhang 2009-12-19 00:44:18
FFT结果的物理意义（作者圈圈）【DSP系统】 jpp\|浏览：9157\|回复：5\| aiwawen1999 2009-12-18 23:04:16
Art of Writing TestBenches（分享）【FPGA/CPLD】 Jason_Zhang\|浏览：2336\|回复：0\| Jason_Zhang 2009-12-18 12:30:05
请教一下用DSP发出三角波形的问题【DSP系统】风语者\|浏览：5868\|回复：11\| bravewen 2009-12-17 15:23:43
关于signalTap采样时钟的疑问【FPGA/CPLD】 becoll\|浏览：5697\|回复：3\| becoll 2009-12-16 10:20:02
有谁知道Syplify Pro的最新版是哪个吗？【FPGA/CPLD】 Jason_Zhang\|浏览：4304\|回复：4\| Jason_Zhang 2009-12-15 19:19:27
q2生成的pll输出时钟为什么有不应该的相位差？【FPGA/CPLD】 becoll\|浏览：2818\|回复：0\| becoll 2009-12-11 22:59:36
Mobile SDRAM 助你完成低功耗便携式产品开发【DSP系统】 lizaofei168\|浏览：4448\|回复：0\| lizaofei168 2009-12-11 17:12:38
直接数字频率合成器设计（转）【FPGA/CPLD】 Jason_Zhang\|浏览：2923\|回复：3\| Jason_Zhang 2009-12-10 15:57:26
怎样在ISE中查看完整的错误信息？【FPGA/CPLD】 becoll\|浏览：3530\|回复：3\| Jason_Zhang 2009-12-10 10:57:04
程序中使用ISE的IP核的情况下由synplify调用ISE的疑问【FPGA/CPLD】 becoll\|浏览：7180\|回复：2\| Jason_Zhang 2009-12-10 10:52:25
关于synplify pro指示的关键路径【FPGA/CPLD】 becoll\|浏览：3636\|回复：2\| becoll 2009-12-09 15:37:52
chipscope中如何保存设置【FPGA/CPLD】 becoll\|浏览：3043\|回复：1\| Jason_Zhang 2009-12-09 10:06:47
请教：2812的BIOS HWI问题【DSP系统】 maoyong53\|浏览：3808\|回复：2\| pheigenbaum 2009-12-02 20:13:51
请问IDE（ATA）硬盘引脚的逻辑电平是多少？【FPGA/CPLD】 becoll\|浏览：5413\|回复：6\| becoll 2009-12-01 16:16:58
多任务系统看门狗如何实现 ? 【DSP系统】 star800\|浏览：6810\|回复：1\| 1165915006 2009-11-28 20:52:39
如果用单片机上电配置FPGA~~ 【FPGA/CPLD】 matin\|浏览：2737\|回复：1\| forrest1 2009-11-28 08:38:05
如何初始化用IP生成的双口RAM？【FPGA/CPLD】 becoll\|浏览：12041\|回复：9\| Jason_Zhang 2009-11-26 23:18:54
具有什么特征的内部信号可以被chipscope观察？【FPGA/CPLD】 becoll\|浏览：3366\|回复：1\| Jason_Zhang 2009-11-25 10:42:46
求助！【DSP系统】 yelele0820\|浏览：1879\|回复：0\| yelele0820 2009-11-20 21:12:04
chipscope中如何观察双向口信号？【FPGA/CPLD】 becoll\|浏览：9751\|回复：5\| becoll 2009-11-20 15:12:10
A公司和X公司的一些比较（转）～【FPGA/CPLD】 Jason_Zhang\|浏览：2696\|回复：0\| Jason_Zhang 2009-11-19 21:17:00
被迫升级了Xilinx ISE 【FPGA/CPLD】 Jason_Zhang\|浏览：4048\|回复：2\| Tony 2009-11-19 15:56:01
深入了解逻辑分析仪（Tek）【FPGA/CPLD】 Jason_Zhang\|浏览：2782\|回复：3\| Jason_Zhang 2009-11-18 16:02:23
编译后Warning: Macrocell buffer inserted after node "FST"是什么意思？【FPGA/CPLD】 cjz306\|浏览：6325\|回复：4\| Jason_Zhang 2009-11-18 12:54:00
双向口信号如何仿真？【FPGA/CPLD】 becoll\|浏览：3297\|回复：4\| Jason_Zhang 2009-11-18 10:18:41
深入了解LabVIEW FPGA（分享）【FPGA/CPLD】 Jason_Zhang\|浏览：3738\|回复：2\| Jason_Zhang 2009-11-18 09:58:47
SOC设计领域的核心技术——软/硬件协同设计【FPGA/CPLD】 Jason_Zhang\|浏览：2809\|回复：0\| Jason_Zhang 2009-11-16 13:38:56
modelsim可以保存仿真多长时间的波形【FPGA/CPLD】 becoll\|浏览：9051\|回复：6\| Jason_Zhang 2009-11-15 12:02:46
哪位有 Quartus 9.0的破解文件？【FPGA/CPLD】 xie0jing0\|浏览：12549\|回复：10\| Jason_Zhang 2009-11-15 12:01:00
一篇关于用FPGA做数字预失真的好文章（分享）【FPGA/CPLD】 Jason_Zhang\|浏览：3234\|回复：0\| Jason_Zhang 2009-11-14 10:43:43
Altera和Xilinx的参考设计资源【FPGA/CPLD】 Jason_Zhang\|浏览：2417\|回复：0\| Jason_Zhang 2009-11-13 14:17:05
在modelsim中用testbench仿真，怎样才能更新generic的值? 【FPGA/CPLD】 becoll\|浏览：5121\|回复：2\| becoll 2009-11-13 11:15:47
DSP系统技术问题指导【DSP系统】 glssss\|浏览：1781\|回复：0\| glssss 2009-11-11 17:46:08
VHDL 100例【FPGA/CPLD】 nanyan\|浏览：4514\|回复：2\| lgl2007 2009-11-10 20:16:07
dff与latch区别【FPGA/CPLD】 271303204\|浏览：8180\|回复：7\| Jason_Zhang 2009-11-10 14:43:18
好东西啊，谢谢【FPGA/CPLD】 uniwang\|浏览：2525\|回复：2\| Jason_Zhang 2009-11-10 14:39:50
testbench中如何描述复杂无规则类型信号的激励？【FPGA/CPLD】 becoll\|浏览：3947\|回复：4\| Jason_Zhang 2009-11-08 18:50:02
TI C54xx DSP 十天速成讲义 <一> 【DSP系统】 huihaitun\|浏览：56705\|回复：137\| fq2007 2009-11-08 09:19:54

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