共10条
1/1 1 跳转至页
问个入门问题：时序功能与逻辑功能的不同
2楼
是的，CPLD内含时序电路时，需外接时钟（如有源晶振或其它时钟信号），只有组合电路时，可以不接时钟。
更正一下楼主的说法，逻辑包含组合逻辑和时序逻辑。因此楼主问题中的“逻辑”应改为“组合”更贴切。
更正一下楼主的说法，逻辑包含组合逻辑和时序逻辑。因此楼主问题中的“逻辑”应改为“组合”更贴切。
5楼
` timescale 1ns /100ps，仅在做仿真时有效，综合器并不理会，因此与晶振没有任何关系。仿真与综合是两码事。
8楼
#5 a=b同样只在仿真时有效，指的是延时5个单位时间，例如'timescale 1ns /100ps，就是延时5ns，对于综合器来说，#5将被忽略，因为硬件的延时与具体的硬件结构和工作环境有关，不是综合器可以设定的。
建议“风语者”先看一些资料，弄明白仿真和综合的关系。仿真是严格按照verilog的语意来做的，可以用软件的思路来理解；综合则是综合器根据设计者的意图进行“揣测”的，可综合的语句只是verilog语言的一个子集。
建议“风语者”先看一些资料，弄明白仿真和综合的关系。仿真是严格按照verilog的语意来做的，可以用软件的思路来理解；综合则是综合器根据设计者的意图进行“揣测”的，可综合的语句只是verilog语言的一个子集。
共10条
1/1 1 跳转至页
回复
 我要赚赏金打赏帖 |
|
|---|---|
| 告别手动建模：我让AI用FreeCAD画了个开发板外壳被打赏￥30元 | |
| 【瑞萨RA8D1测评】总结收官——从IMU动作识别到LVGL桌宠被打赏￥33元 | |
| 【瑞萨BLE/WIFI模块测评】MPU6050双链路对比被打赏￥30元 | |
| 【瑞萨BLE/WIFI模块测评】DA14531被打赏￥28元 | |
| 【瑞萨BLE/WI-FI模块测评】DA16200被打赏￥28元 | |
| 【瑞萨BLE/WIFI模块测评】环境搭建被打赏￥32元 | |
| 【瑞萨RA8D1测评】LVGL显示动画被打赏￥30元 | |
| 【瑞萨RA8D1测评】IMU动作识别的数据采集与模型训练被打赏￥33元 | |
| 【S32K3学习整理】时钟系统 ClockOut 功能被打赏￥28元 | |
| 【S32K3学习整理】以太网LoopBack模式功能验证被打赏￥26元 | |
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
