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共382条 4/10 |‹ ‹ 2 3 4 5 6 7 › ›| 跳转至页
ZYNQ7045用JTAG在线调试时候进不去main函数，求指导！ 【FPGA/CPLD】
fwlmaomao|浏览：4617|回复：2| vaioshop 2017-01-17 08:43:10
FPGA时钟电源资料 【FPGA/CPLD】
青城山下|浏览：1511|回复：0| 青城山下 2016-11-30 18:56:49
时序分析 【FPGA/CPLD】
FPGAwuhan|浏览：2311|回复：2| FPGAwuhan 2016-08-19 16:07:50
FPGA时序约束的几种方法 【FPGA/CPLD】
那首诗|浏览：2145|回复：0| 那首诗 2016-06-05 16:46:36
FPGA提高篇——禁止使用分频时钟、计数器时钟 【FPGA/CPLD】
shun333|浏览：12621|回复：4| 寻觅思远 2016-04-26 17:20:24
哪如果要时序仿真得自己另外下载modesim做么？ 【FPGA/CPLD】
站的高尿的远|浏览：1794|回复：2| taksonwelson 2016-01-14 10:39:33
请问各位，串口通信中波特率发生模块计数器设置，若为9600传输速率 是不是设置成 系统时钟/9600*2 呢？ 【FPGA/CPLD】
站的高尿的远|浏览：2696|回复：5| taksonwelson 2016-01-14 10:38:48
输入信号经过64个时钟延迟，再与输入数据进行叠加 【FPGA/CPLD】
钟离紫星|浏览：2459|回复：3| taksonwelson 2016-01-14 10:38:07
5509A程序运行时断开与仿真器连接 【DSP系统】
陌上花开olo|浏览：1867|回复：0| 陌上花开olo 2016-01-02 16:54:22
CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？ 【FPGA/CPLD】
bly5668|浏览：10030|回复：0| bly5668 2015-11-20 14:05:45
ise 调用 fft ip核 综合时出现这样警告，跪求大神解救 【FPGA/CPLD】
火焰昌|浏览：1774|回复：0| 火焰昌 2015-10-07 16:34:45
时钟周期约束 TIMESPEC 定义派生时钟用法 【FPGA/CPLD】
火焰昌|浏览：1998|回复：0| 火焰昌 2015-09-04 11:39:21
在FPGA设计中，时序就是全部 【FPGA/CPLD】
enlinux123|浏览：1700|回复：1| terryq 2015-08-22 19:56:18
fpga通过iic通信单字节读写数据给eeprom时问题 【FPGA/CPLD】
861zz7283|浏览：2315|回复：4| lianggui5 2015-08-21 11:24:50
我用SDK2014.3.编译程序源代码的时候可以编译生成.o文件，但~~~~ 【FPGA/CPLD】
站的高尿的远|浏览：1715|回复：0| 站的高尿的远 2015-07-03 16:10:59
设计嵌入式系统时遇见的问题 【FPGA/CPLD】
站的高尿的远|浏览：2153|回复：1| machinnneee 2015-06-19 18:06:07
测试模块的clk时钟和顶层模块里的clk时钟不一样，有延迟 【FPGA/CPLD】
站的高尿的远|浏览：1536|回复：0| 站的高尿的远 2015-06-09 09:29:48
请大家帮我看一下，为什么我用DMA读出来的数据有时候会发生错误（共读3M的数据） 【FPGA/CPLD】
站的高尿的远|浏览：1451|回复：0| 站的高尿的远 2015-04-01 10:42:42
时钟上升沿下降沿同时采样仿真数据不对，求大神解救 【FPGA/CPLD】
火焰昌|浏览：2698|回复：1| zcgeek 2015-03-22 20:39:38
请问各位，FIFO读写的时候，读写地址是根据什么产生的？ 【FPGA/CPLD】
站的高尿的远|浏览：1557|回复：1| jackwang 2015-03-18 10:22:20
uC/OS-II实时操作系统在嵌入式平台上进行移植的一般方法和技巧 【DSP系统】
zhuzai|浏览：1475|回复：0| zhuzai 2015-01-09 14:40:35
定时器自动装载2个不同参数问题 【DSP系统】
zhuzai|浏览：1434|回复：0| zhuzai 2015-01-09 14:37:18
DSP完成的实时信号模拟器 【DSP系统】
zhuzai|浏览：1790|回复：0| zhuzai 2015-01-09 14:19:17
从连续到离散，从时域到ｓ域，到Ｚ域，到差分方程，到程序 【DSP系统】
zhuzai|浏览：3627|回复：0| zhuzai 2014-12-19 20:47:40
用DSP定时器实现方波输出的方法 【DSP系统】
zhuzai|浏览：1251|回复：0| zhuzai 2014-12-19 20:41:31
小波时频(尺度)图的绘制原理与实现[ 【DSP系统】
小绵羊|浏览：1110|回复：0| 小绵羊 2014-12-18 19:42:25
【转】 数字信号处理 教案 ---- 5、时域离散系统的基本网络结构 【DSP系统】
小江湖|浏览：2334|回复：1| 果冻呼叫喜之郎 2014-12-17 22:46:58
HELLO六：2812的时钟系统 【DSP系统】
dianzi88|浏览：2118|回复：0| dianzi88 2014-12-08 20:01:30
HELLO八(一) 2812EV模块---通用定时器 【DSP系统】
dianzi88|浏览：1580|回复：0| dianzi88 2014-12-08 19:57:06
2812---通用定时器1初始化程序(启动ADC) 【DSP系统】
dianzi88|浏览：1487|回复：0| dianzi88 2014-12-08 19:55:12
我看FPGA现在难以取代FPGA+DSP的架构，这段时间的思索总结 【DSP系统】
小绵羊|浏览：1564|回复：1| xiaoxiangzi 2014-12-08 19:19:45
基于dSPACE的双绕组感应发电机实时控制系统研究 【DSP系统】
小绵羊|浏览：1227|回复：0| 小绵羊 2014-12-04 20:29:32
单片机控制技术用于空调器通电延时启动保护器 【DSP系统】
yangyun|浏览：1324|回复：0| yangyun 2014-12-03 20:25:43
2812片内ADC采样时间计算 【DSP系统】
yangyun|浏览：1136|回复：0| yangyun 2014-12-03 20:13:25
通过测试过程和收到标示需要多长时间 【DSP系统】
小绵羊|浏览：1506|回复：2| 落月风情 2014-11-18 22:10:52
由于需要调用eXpressDSP-compliant运算功能，需要多少额外的运行时间开销 【DSP系统】
小绵羊|浏览：1398|回复：1| zhuzai 2014-11-18 20:19:25
调用shift register用来延时问题 【FPGA/CPLD】
站的高尿的远|浏览：1916|回复：1| 南盗 2014-11-17 20:30:48
时钟分频问题 【FPGA/CPLD】
站的高尿的远|浏览：1872|回复：1| lianggui5 2014-11-05 10:02:30
关于时钟的调试的功能，有些迷惑，请大神指教解答！！万分感谢！！！ 【FPGA/CPLD】
小菜110|浏览：1482|回复：0| 小菜110 2014-10-31 19:56:17
如何在FPGA设计环境中加时序约束 【FPGA/CPLD】
南盗|浏览：1717|回复：0| 南盗 2014-09-25 20:01:25
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